Цифровий фазовий детектор (варіанти)

 

Винахід відноситься до області радіовимірювань і призначене для визначення фазового зсуву імпульсних послідовностей з довільними тривалістю імпульсів і скважностями. Фазовий детектор може знайти застосування при побудові як фазометров широкого призначення, універсальних засобів фазового автопідстроювання частоти, так і спеціалізованих засобів контролю часових параметрів.

Досить поширеною є схема фазового детектора, в основі якої знаходиться RS-тригер з формирователями коротких імпульсів на настановних входи, входи формувачів імпульсів є інформаційними входами фазового детектора, виходом якого є вихід RS-тригера [Партала О. Н. Цифрова електроніка. - СПб: Наука і техніка, 2001, стор 109, рис.19.5; Метрологія та радіовимірювання / Під ред. в. І. Нефедова. - М: Вища школа, 2003, стор 301, рис.9.8.]. Недоліком зазначеної схеми є те, що для коректного визначення фазових зрушень потрібно подавати на S-вхід RS-тригера випереджальну послідовність імпульсів, а на R-вхід запаздивающую, тобто потрібно апріорна інформація про знак тимчасового неузгодженості процесів. Зазначене обмежує області застосувань детектора і ѵго значення.

Більш ефективним є фазовий детектор, обраний в якості прототипу і описаний в [US Patent 8026742 B1. Phase detector. Marvell International Ltd. Sep.27, 2011.]. Детектор містить два D-тригера, чотири логічних елемента і І два логічних елементи АБО, тактові входи D-тригерів є інформаційними входами детектора, виходи D-тригерів з'єднані з входами першого елемента І, вихід якого з'єднаний з першим входом першого елемента АБО, вихід якого з'єднаний з об'єднаними обнуляющими входи D-тригерів, другий вхід першого елемента АБО з'єднаний з виходом другого елемента І, входи якого з'єднані з інформаційними входами детектора, перші входи другого і третього елементів І з'єднані з виходами D-тригерів, а другі входи об'єднані і підключені до виходу другого елемента АБО, входи якого з'єднані з інформаційними входами детектора, виходами якого є виходи другого і третього елементів В.

Описаний фазовий детектор не вимагає апріорного знання знака фазового зсуву досліджуваних сигналів, його входи є рівнозначними. На виходах пристрою формуються імпульси, тривалість яких визначають шуканий фазовий зсув. Однак, якщо в процесі роботи детектора до�іг буде визначено з помилкою, яка може бути досить суттєвою. У цьому випадку замість формування імпульсу тривалістю, що дорівнює відносному тимчасового зсуву позитивних фронтів імпульсів, що надходять на інформаційні входи, буде сформований вихідний імпульс тривалістю, що дорівнює різниці періоду проходження інформаційних імпульсів і шуканого тимчасового зсуву. Це є суттєвим недоліком пристрою. Іншим його недоліком є те, що формування негативного фронту вихідного імпульсу відбувається тільки після надходження по ланцюгу зворотного зв'язку на входи скидання D-тригерів обнуляючого імпульсу, а цього, в свою чергу, передує спрацьовування (переклад в стан високого логічного рівня на виході) тригера, на вхід якого надійшов імпульс запаздивающей послідовності. Таким чином відбувається затримка формування негативного фронту вихідного імпульсу, що призводить до його розтягування і, отже, до помилки визначення фазового зсуву, що може бути дуже істотно при прецизійних вимірах з високою роздільною здатністю.

Технічний результат, який досягається при використанні винаходу, полягає в підвищенні ефективності функціонування цифр�х імпульсів і підвищення точності формування часових інтервалів, визначають шуканий фазовий зсув.

Технічний результат досягається тим, що в цифровий фазовий детектор (варіант 1), який містить перший і другий D-тригери, тактові входи яких є відповідно першим та другим інформаційними входами детектора і логічний елемент АБО, вихід якого з'єднаний з об'єднаними входами обнулення першого і другого D-тригерів, згідно винаходу, введені додатково третій і четвертий D-тригери і логічний елемент " ВИКЛЮЧНЕ АБО, вихід якого є виходом детектора, перший і другий входи елемента ВИКЛЮЧАЄ АБО з'єднані з прямими виходами першого і другого D-тригерів відповідно, D-входи першого і другого D-тригерів з'єднані з їх инверсними виходами, перший вхід елементу АБО сполучений з виходом третього D-тригера, а другий вхід з'єднаний з виходом четвертого D-тригера, установчі входи третього і четвертого D-тригерів об'єднані і складають вхід обнулення детектора, інверсні тактові входи третього і четвертого D-тригерів об'єднані з тактовими входами відповідно першого і другого D-тригерів, D-входи третього і четвертого D-тригерів є входами фіксованого рівня логічного нуля.

Техничгери, тактові входи яких є відповідно першим та другим інформаційними входами детектора і логічний елемент АБО, вихід якого з'єднаний з об'єднаними входами обнулення першого і другого D-тригерів, згідно винаходу, введені додатково третій, четвертий, п'ятий D-тригери і логічний елемент " ВИКЛЮЧНЕ АБО, вихід якого є виходом детектора, перший і другий входи елемента ВИКЛЮЧАЄ АБО з'єднані з прямими виходами першого і другого D-тригерів відповідно, D-входи першого і другого D-тригерів з'єднані з їх инверсними виходами, перший вхід елементу АБО сполучений з виходом третього D-тригера, а другий вхід з'єднаний з виходом четвертого D-тригера, установчі входи третього і четвертого D-тригерів об'єднані і складають вхід обнулення детектора, інверсні тактові входи третього і четвертого D-тригерів об'єднані з тактовими входами відповідно першого і другого D-тригерів, D-входи третього і четвертого D-тригерів є входами фіксованого рівня логічного нуля, D-вхід п'ятого D-тригера сполучений з прямим виходом першого D-тригера, а тактовий вхід п'ятого D-тригера сполучений з прямим виходом другого D-тригера, вихід п'ятого D-тригге�тектор (варіант 3), містить перший і другий D-тригери, тактові входи яких є відповідно першим та другим інформаційними входами детектора і логічний елемент АБО, вихід якого з'єднаний з об'єднаними входами обнулення першого і другого D-тригерів, згідно винаходу, введені додатково третій, четвертий, п'ятий D-тригери, логічний елемент " ВИКЛЮЧНЕ АБО і демультиплексор, виходи якого є першим і другим виходами детектора, інформаційний вхід демультиплексора з'єднаний з виходом елемента ВИКЛЮЧАЄ АБО, перший і другий входи якого з'єднані з прямими виходами першого і другого D-тригерів відповідно, D-входи першого і другого D-тригерів з'єднані з їх инверсними виходами, перший вхід елементу АБО сполучений з виходом третього D-тригера, а другий вхід з'єднаний з виходом четвертого D-тригера, установчі входи третього і четвертого D-тригерів об'єднані і складають вхід обнулення детектора, інверсні тактові входи третього і четвертого D-тригерів об'єднані з тактовими входами відповідно першого і другого D-тригерів, D-входи третього і четвертого D-тригерів є входами фіксованого рівня логічного нуля, D-вхід п'ятого D-тригера сої D-тригера, вихід п'ятого D-тригера сполучений з адресним входом демультиплексора.

Суть винаходу пояснюється графічним матеріалом. На фіг.1 показана функціональна схема фазового детектора по першому варіанту, на фіг.2 - часові діаграми, що ілюструють роботу детектора, показаного на фіг.1. На фіг.3 і фіг.4 показані функціональні схеми фазових детекторів за другим і третім варіантами відповідно.

Схема по фіг.1 містить D-тригери 1, 2, 3, 4, логічний елемент АБО 5 і логічний елемент " ВИКЛЮЧНЕ АБО 6, тактові входи D-тригерів 1, 2 є відповідно першим D1 і другим D2 інформаційними входами детектора, виходом якого є вихід елемента ВИКЛЮЧАЄ АБО 6, перший і другий входи якого з'єднані з прямими виходами D-тригерів 1, 2 відповідно, D-входи яких з'єднані з їх инверсними виходами, входи обнулення D-тригерів 1, 2 з'єднані з виходом елемента АБО 5, перший і другий входи якого з'єднані з виходами D-тригерів 3 і 4 відповідно, установчі входи D-тригерів 3, 4 об'єднані і складають вхід обнулення RST детектора, інверсні тактові входи D-тригерів 3, 4 об'єднані з тактовими входами D-тригерів 1, 2 відповідно, D-входи D-тригерів 3, 4 є вх�D1 і D2 наступні з періодом Т, фазовий зсув між якими слід визначити, показаний у вигляді тимчасового інтервалу τ, імпульс обнулення на вході RST, логічні рівні R1 і R2 на виходах D-тригерів 3 і 4 відповідно, логічний рівень R3 на виході елемента АБО 5, імпульси на прямих виходах Q1 і Q2 D-тригерів 1 і 2 відповідно, імпульси (Вихід) тривалістю τ на виході фазового детектора.

Схема по фіг.3 містить D-тригери 7, 8, 9,10, 13 логічний елемент АБО 11 і логічний елемент " ВИКЛЮЧНЕ АБО 12, тактові входи D-тригерів 7, 8 є відповідно першим D1 і другим D2 інформаційними входами детектора, виходом якого є вихід елемента ВИКЛЮЧАЄ АБО 12, перший і другий входи якого з'єднані з прямими виходами D-тригерів 7, 8 відповідно, D-входи яких з'єднані з їх инверсними виходами, входи обнулення D-тригерів 7, 8 з'єднані з виходом елемента АБО 11, перший і другий входи якого з'єднані з виходами D-тригерів 9 і 10 відповідно, установчі входи D-тригерів 9, 10 об'єднані і складають вхід обнулення RST детектора, інверсні тактові входи D-тригерів 9, 10 об'єднані з тактовими входами D-тригерів 7, 8 відповідно, D-входи D-тригерів 9, 10 є входами фіксованого рівня логічного н�одом D-тригера 8, вихід D-тригера 13 є знаковим виходом детектора.

Схема по фіг.4 містить D-тригери 14, 15, 16, 17, 20 логічний елемент АБО 18, логічний елемент " ВИКЛЮЧНЕ АБО 19 і демультиплексор 21, що складається з логічних елементів І 22, 23 і інвертора 24, тактові входи D-тригерів 14, 15 є відповідно першим D1 і другим D2 інформаційними входами детектора, виходами якого є виходи демультиплексора 21, інформаційний вхід якого з'єднаний з виходом елемента ВИКЛЮЧАЄ АБО 19, перший і другий входи якого з'єднані з прямими виходами D-тригерів 14, 15 відповідно D-входи яких з'єднані з їх инверсними виходами, входи обнулення D-тригерів 14, 15 з'єднані з виходом елемента АБО 18, перший і другий входи якого з'єднані з виходами D-тригерів 16 і 17 відповідно, установчі входи D-тригерів 16, 17 об'єднані і складають вхід обнулення RST детектора, інверсні тактові входи D-тригерів 16, 17 об'єднані з тактовими входами D-тригерів 14, 15 відповідно, D-входи D-тригерів 16, 17 є входами фіксованого рівня логічного нуля, D-вхід D-тригера 20 з'єднаний з прямим виходом D-тригера 14, а тактовий вхід D-тригера 20 з'єднаний з прямим виходом D-тригера 15, вихід D-тригера є 20�ого з'єднаний з першим входом елемента І 22 і є адресним входом демультиплексора, інформаційним входом якого є об'єднані другі входи елементів І 22, 23, перший вхід елемента Та 23 з'єднаний з виходом інвертора 24, виходами демультиплексора є виходи елементів І 22, 23.

Робота фазового детектора (див. фіг.1) зводиться до наступного.

Інформаційні сигнали, що представляють собою послідовність імпульсів, наступні з періодом Т, фазовий зсув між якими, виражений у вигляді інтервалу часу τ, слід визначити, надходять на входи D1 і D2 пристрою (див. фіг.2), звідки направляються безпосередньо на тактові входи D-тригерів 1 і 2, що працюють в рахунковому режимі (в режимі поділу на два). Початок детектування передує подача на вхід обнулення RST детектора імпульсу обнулення. Це необхідно для перекладу D-тригерів 1, 2 з довільного стану в стан низького логічного рівня на виході і утримання їх в цьому стані до настання пауз між інформаційними імпульсами. Для цієї мети служать D-тригери 3, 4, кожен з яких по імпульсу RST переводиться в стан високого логічного рівня на виході (точки R1 і R2) і встановлює такий же рівень на виході елемента АБО 5 (точка R3), а отже і на входах обнулення D-тригерів 1, 2. Однак сбпосле того як сформуються негативні фронти імпульсів на входах D1, D2 (див. часові діаграми на фіг.2). Зазначене призводить до того, що D-тригери 1 і 2 отримують дозвіл на початок рахунку строго в паузах між інформаційними імпульсами і тільки після того, як пройдуть по черзі, по одному, імпульси з випереджальної і запаздивающей послідовностей, кожен з яких скидає у вихідний нульовий стан свій D-тригер 3 або 4. Це забезпечує початок перемикань D-тригерів 1, 2 від моменту надходження імпульсів випереджальної послідовності, що необхідно для коректного виділення часових інтервалів τ, визначають шуканий фазовий зсув. В процесі надходження на тактові входи D-тригерів 1, 2 інформаційних імпульсів відбуваються поимпульсние перемикання зазначених тригерів призводять до появи на їх виходах Q1 і Q2 послідовностей з періодом проходження 2Т і з збереженням шуканого фазового зсуву. Отримані послідовності імпульсів порівнюються шляхом виконання логічної операції «неравнозначность» - для цього служить елемент " ВИКЛЮЧАЮЧЕ АБО 6, в результаті чого на виході фазового детектора формується послідовність імпульсів з тривалістю, рівними тимчасовим інтервалам τ і з частотою 1/Т, рівній частоті следованияическое рішення, як це видно з вищенаведеного опису, вільно від недоліків, властивих прототипу: у фазовому детекторі виключається некоректне виділення часових інтервалів при порушенні порядку надходження інформаційних імпульсів. І таким чином виключається складова абсолютної похибки оцінки Δ інтервалів τ, що виражається як Δ=Т-2τ. Причому, як нескладно зрозуміти з наведеного, похибка Δ може бути досить суттєвою при відносно великих періодах Т і малих зсувах τ. Це легко бачити з виразу для відносної похибки оцінки, характерною для прототипу та інших подібних пристроїв:δ=(Tτ2)100%. У ряді випадків, наприклад при моніторингу розбіжності шкал часу, відношенняTτможе досягати десятків і сотень тисяч, що у випадку некоректного виділення часових інтервалів може призвести до досить серйозних помилок.

Крім того, у заявленому фазовому детекторі виключається похибка виділення часових інтервалів, викликана зание заднього фронту вихідного імпульсу в цьому пристрої відбувається в момент перемикання одного з тригерів 1, 2 під дією імпульсу запаздивающей послідовності, і відсутній ланцюг зворотного зв'язку, що затримує момент формування зазначеного заднього фронту, як це має місце в прототипі.

Описаний фазовий детектор дозволяє одночасно з фазовим зрушенням визначати і період Т прямування інформаційних імпульсів: він дорівнює тривалості імпульсів на одному з виходів Q1, Q2 D-тригерів 1, 2. Для вимірювання частоти або періоду досить зняти сигнал з одного із згаданих виходів.

Фазовий детектор, схема якого наведена на фіг.1 (варіант 1), служить для визначення модуля різниці фаз. Результат видається на виході у вигляді імпульсу, тривалість τ якого визначає зазначену різницю (фазовий зсув). У тих же випадках, коли потрібно мати інформацію про знак фазового зсуву, схема може бути доповнена D-тригером 13, як показано на фіг.3 (варіант 2). У цій схемі передбачений додатковий знаковий вихід, на якому з'являється високий логічний рівень, якщо послідовність імпульсів на вході D1 випереджає послідовність на вході D2 і низький логічний рівень - якщо послідовність імпульсів на вході D2 випереджає послідовність на вході D1. Для отримання інфор�пульсів випередження і імпульсів відставання, може бути використана схема, представлена на фіг.4 (варіант 3). Тут імпульси випередження та відставання з'являються на виході детектора Вихід «+» і Вихід «-» відповідно. Випередження та відставання відносяться до послідовності імпульсів на вході D1 щодо послідовності на вході D2.

1. Цифровий фазовий детектор, що містить перший і другий D-тригери, тактові входи яких є відповідно першим та другим інформаційними входами детектора, і логічний елемент АБО, вихід якого з'єднаний з об'єднаними входами обнулення першого і другого D-тригерів, відрізняється тим, що в нього введені додатково третій і четвертий D-тригери і логічний елемент " ВИКЛЮЧНЕ АБО, вихід якого є виходом детектора, перший і другий входи елемента ВИКЛЮЧАЄ АБО з'єднані з прямими виходами першого і другого D-тригерів відповідно, D-входи першого і другого D-тригерів з'єднані з їх инверсними виходами, перший вхід елементу АБО сполучений з виходом третього D-тригера, а другий вхід з'єднаний з виходом четвертого D-тригера, установчі входи третього і четвертого D-тригерів об'єднані і складають вхід обнулення детектора, інверсні тактові входи третього третього і четвертого D-тригерів є входами фіксованого рівня логічного нуля.

2. Цифровий фазовий детектор, що містить перший і другий D-тригери, тактові входи яких є відповідно першим та другим інформаційними входами детектора, і логічний елемент АБО, вихід якого з'єднаний з об'єднаними входами обнулення першого і другого D-тригерів, відрізняється тим, що в нього введені додатково третій, четвертий, п'ятий D-тригери і логічний елемент " ВИКЛЮЧНЕ АБО, вихід якого є виходом детектора, перший і другий входи елемента ВИКЛЮЧАЄ АБО з'єднані з прямими виходами першого і другого D-тригерів відповідно, D-входи першого і другого D-тригерів з'єднані з їх инверсними виходами, перший вхід елементу АБО сполучений з виходом третього D-тригера, а другий вхід з'єднаний з виходом четвертого D-тригера, установчі входи третього і четвертого D-тригерів об'єднані і складають вхід обнулення детектора, інверсні тактові входи третього і четвертого D-тригерів об'єднані з тактовими входами відповідно першого і другого D-тригерів, D-входи третього і четвертого D-тригерів є входами фіксованого рівня логічного нуля, D-вхід п'ятого D-тригера сполучений з прямим виходом першого D-тригера, а тактовий вхід п'ятого ектора.

3. Цифровий фазовий детектор, що містить перший і другий D-тригери, тактові входи яких є відповідно першим та другим інформаційними входами детектора, і логічний елемент АБО, вихід якого з'єднаний з об'єднаними входами обнулення першого і другого D-тригерів, відрізняється тим, що в нього введені додатково третій, четвертий, п'ятий D-тригери, логічний елемент " ВИКЛЮЧНЕ АБО і демультиплексор, виходи якого є першим і другим виходами детектора, інформаційний вхід демультиплексора з'єднаний з виходом елемента ВИКЛЮЧАЄ АБО, перший і другий входи якого з'єднані з прямими виходами першого і другого D-тригерів відповідно, D-входи першого і другого D-тригерів з'єднані з їх инверсними виходами, перший вхід елементу АБО сполучений з виходом третього D-тригера, а другий вхід з'єднаний з виходом четвертого D-тригера, установчі входи третього і четвертого D-тригерів об'єднані і складають вхід обнулення детектора, інверсні тактові входи третього і четвертого D-тригерів об'єднані з тактовими входами відповідно першого і другого D-тригерів, D-входи третього і четвертого D-тригерів є входами фіксованого рівня логиче�ера з'єднаний з прямим виходом другого D-тригера, вихід п'ятого D-тригера сполучений з адресним входом демультиплексора.

4. Цифровий фазовий детектор, за п. 3, який відрізняється тим, що демультиплексор складається з двох логічних елементів І та одного інвертора, вхід якого з'єднаний з першим входом першого елемента І є адресним входом демультиплексора, інформаційним входом якого є об'єднані другі входи елементів І, перший вхід другого елемента І з'єднаний з виходом інвертора, виходами демультиплексора є виходи елементів В.



 

Схожі патенти:

Синхронизируемий вимірювач фазових зрушень

Винахід відноситься до області радіовимірювань і призначене для визначення фазового зсуву як синусоїдальних сигналів, так і послідовностей імпульсів. Технічний результат - підвищення ефективності функціонування вимірювача фазових зрушень за рахунок виключення помилки, пов'язаної з порушенням порядку надходження вхідних сигналів, і підвищення точності формування часових інтервалів, що визначають шуканий фазовий зсув. Для цього синхронизируемий вимірювач фазових зрушень містить два формувача імпульсів, два дільника частоти, синхронізатор, логічний елемент " ВИКЛЮЧНЕ АБО і вимірник тимчасових інтервалів. 2 н. і 3 з.п. ф-ли, 3 іл.

Фазовий дискримінатор

Винахід відноситься до системах автоматики для отримання інформації про знак і величину різниці фаз двох імпульсних коливань близьких частот. Технічний результат полягає в підвищенні точності оцінки різниці фаз при одночасному використанні знакових і пропорційних виходів. Введення гістерезису в дискримінаційну характеристику пропорційних каналів виключає ситуацію, при якій дозвіл і заборона видачі інформації з пропорційних виходів дискримінатора виконується при одному і тому ж значенні різниці фаз. Фазовий дискримінатор містить вхід опорного коливання Вх2 і вхід аналізованого коливання Вх1, пропорційними виходами є виходи Вих1 і Вих2, а знаковими - Вих3 і Вих4. Схема дискримінатора включає: елементи І-НЕ 1-5, 13-16, RS-тригери 6, 7, 17, елементи затримки 8, 9, інвертор 10, диференціюючу ланцюжок 11 і формувачі імпульсів 12, 18, 19. 4 іл.

Імпульсний частотно-фазовий детектор

Винахід відноситься до радіоелектроніці, а саме до імпульсного частотно-фазового детектора. Технічний результат полягає в зменшенні часу перехідних процесів у контурі фазового автопідстроювання частоти за рахунок оптимізації алгоритму формування вихідних керуючих сигналів імпульсного частотно-фазового детектора. При виході детектора з релейного режиму частотного управління в стан зберігання лінійного режиму фазового управління періоди сигналів порівнюваних частот мають нульову початкову фазову різниця. 10 іл.
Up!